نکات تستی کنکور مدار منطقی - تحلیل مدارات میلی و مور و طراحی مدارات ترکیبی و کاهش حالات

در مدارهای میلی خروجی به ورودی و حالت وابسته است ولی در مدارهای مور خروجی فقط به حالت وابسته است.

در مدارهای مور خروجی با کلاک عوض میشه ولی در میلی خروجی با تغییر ورودی عوض میشه.

مزیت مدارهای میلی به مور  تعداد حالات کمتر و در نتیجه فلیپ فلاپ کمتره.

داخل گره های مور اطلاعات بیشتری هست.

برای شمردن فرکانس یک مدار تعداد تغییر خروجی از یک به صفر را میشماریم و تقسیم تعداد حالات سیکل میکنیم و در فرکانس اصلی ضرب میکنیم.(یا تغییر از صفر به یک ولی همزمان از هر دو استفاده نمیکنیم)

شمارنده جانسون همون شمارنده حلقویه و فرقش اینه بجای اینکه Q آخرین فلیپ فلاپ رو به ورودی اولین وصل کنیم ~Q رو وصل میکنیم و مشکل شمارنده جانسون اینه که خود آغازگر نیست.

در شمارش و فرکانس و … دقت کنید حالت نهایی شمرده میشود و یا نه؟(بطور کلی حتی حالات میانی)

به سنکرون بودن یا نبودن ریست و ست و … با کلاک دقت کنید.

برای طراحی مدار ترتیبی سنکرون اول جدول کارنو رو میکشیم بعد با توجه به اینکه نوع فلیپ فلاپمون چی هستش برای اینکه به ورودی هاش چه ترتیبی از خروجی رو وصل کنیم فکر میکنیم.

در کاهش حالات اگر dont care نداشته باشیم خاصیت تعدی در حالات برقرار است یعنی اگر حالت a با حالت b یکسان باشد و همزمان a با c هم یکسان باشد در نتیجه b و c یکسان میشوند.

کاهش حالات دارای حالت بی اهمیت سه مرحله دارد:

۱. جدول ایجاب را بکشیم و زوج های معادل را پیدا کنیم.

۲. نمودار ادغام را بکشیم و سازگاری های حداکثری را پیدا کنیم.

۳. از بین این سازگاری ها بصورت آزمون و خطا جواب(ها) را بیابیم.

وقتی میخواهیم تعداد جدول کارنو مورد نظر برای مثلا نمودار میلی را پیدا کنیم. ابتدا میبینیم چند حالت دارد و به سقف لگاریتم تعداد حالات نمودار ما فلیپ فلاپ لازم داریم پس به ازای هر فلیپ فلیپ یک جدول کارنو میخواهیم و همچنین به ازای خروجی هم یک جدول کارنو میخواهیم.

چیزهایی که باید از کتاب خوانده شود: دیاگرام حالت. شمارنده خود آغازگر Self Start و طرز ساختن آن. شکل شمارنده های صعودی و نزولی و BCD و حلقوی و جانسون. ثبات ها. ثبات های Parallel load. ثبات شیفت رجیستر(SISO. SIPO. PISO. PIPO و شیفت رجیستر چپ و راست). جمع سریال. طراحی مدار ترتیبی سنکرون. کاهش حالات با جدول ایجاب و افراز. کاهش حالات دارای حالت بی اهمیت. تاخیر انتشار. زمان آماده سازی یا تثبیت یا راه اندازی. زمان نگهداری.

نکات تستی کنکور مدار منطقی - مدار ترتیبی سنکرون

در SR داریم Q* = S+ ~RQ

در D-FF داریم Q* = D

در jkFF داریم Q* = J~Q+ ~KQ

در TFF هم Q* برابر است با XOR بین T و Q

در SR حالت SR=00 را حفظ حالت میگویند و حالت SR=11 غیر مجاز است چون Qو ~Q برابر میشوند.

اگر SR را با گیت NAND بسازیم active low  است.

فلیپ فلاپ D با اتصال D به S و مکمل D به R ساخته میشود.

فلیپ فلاپ JK با اتصال Q به R و ~Q به S ساخته میشود.

اگر J و k  را به هم وصل کنیم T-FF ساخته میشود.

در JK حالت غیر مجاز وجود ندارد و وقتی ۱۱ شوند حالت عوض میشود.

روشهای حساس به لبه کردن فلیپ فلاپها:

‍۱. مدار تولید کننده لبه: کلاک را با Not کلاک and کنیم آنگاه پالس کوچک در لبه مثبت ایجاد میشود و اگر بجای and از nor استفاده کنیم در لبه منفی پالس ایجاد میشود.

۲. فلیپ فلاپ master-slave: اگر دو فلیپ فلاپ پشت سر هم باشند بصورتی که ورودی دومی به خروجی اولی متصل باشد و به اولی کلاک و به دومی not کلاک متصل باشد آنگاه حساس به لبه میشود( البته به حالتهای دیگری هم میشود ساخت)

۳. فلیپ فلاپ با راه اندازی لبه ای: طراحی فلیپ فلاپ بصورتی که ذاتا حساس به لبه باشد.

برای مشخص شدن فلیپ فلاپ حساس به سطح و لبه از هم در حساس به لبه سر کلاک یه مثلث میگذارند.

اگر گفته نشه فلیپ فلاپ را حساس به لبه و لچ را حساس به سطح میگیریم.

برای شمردن فرکانس یک مدار تعداد تغییر خروجی از یک به صفر را میشماریم و تقسیم تعداد حالات سیکل میکنیم و در فرکانس اصلی ضرب میکنیم.(یا تغییر از صفر به یک ولی همزمان از هر دو استفاده نمیکنیم)

چیزهایی که باید از کتاب خوانده شود: S-R Latch. فلیپ فلاپ های D و T و JK. ساخت فلیپ فلاپ ها از روی هم. حساس به لبه و حساس به سطح. طراحی فلیپ فلاپ های حساس به لبه(مدار تولید کننده لبه. فلیپ فلاپ مستر اسلیو. فلیپ فلاپ با راه اندازی لبه)

نکات تستی کنکور مدار منطقی - مدارات ترکیبی

اگر هر سه ورودی FA مکمل شوند هر دو خروجی آن هم مکمل  میشوند.

از آنجایی که هر تابعی را میتوان بصورت SOP یا POS نوشت پس هر تابعی با دیکودر پیاده سازی میشود.

چهار روش برای ساخت یک تابع با دیکودر داریم:

۱. استفاده از Or و dec مثبت و استفاده از شماره مینترمها.

۲. استفاده از And و dec منفی و استفاده از شماره ماکسترمها.

۳. استفاده از nand و dec منفی و استفاده از شماره مینترمها.

۴. استفاده از nor و dec مثبت و استفاده از شماره ماکسترمها.

در حالتی که حالت بی اهمیت زیاد داریم استفاده از PLA به صرفه است.

یک ROM جمع مینترمهاست ولی PLA جمع ضربهاست پس باید تابع را ساده کرد.

پیاده سازی با PAL آسانتر است اما از انعطاف پذیر PLA برخوردار نیست.

هر سه ROM , PLA و PAL معمولا بصورت AND-OR هستند اما در ROM داریم ANDثابت و OR قابل برنامه ریزی. در PLA هر دو قابل برنامه ریزی و در PAL داریم OR ثابت و AND قابل برنامه ریزی.

برنامه ریزی با ROM از همه راحتتر است اما هزینه آن هم از همه بیشتر است.

وقتی بخواهیم یک جدول کارنو را با یک MUX پیاده سازی کنیم باید هر سطر را به یکی از ورودی ها بدهید.

چیزهایی که باید از کتاب خوانده شود: FA و HA. HS و FS. جمع و تفریق کننده چند بیتی. دیکودر. انکودر. مالتی پلکسر. دیمالتی پلکسر.Rom و انواع آن(ROM, PROM,EPROM,EEROM) . آرایه منطقی برنامه پذیر PLA. آرایه برنامه پذیر PAL.

نکات تستی کنکور مدار منطقی - گیت ها

گیتهای NAND و NOR جابجا پذیر هستند اما شرکت پذیر نیستند.

گیتهای NAND و NOR و مجموعه های {and, not} و {or , not} کامل هستند.

برای پیاده سازی تابع با تمام NAND اول SOPرا بدست میآوریم سپس خروجی AND و ورودی OR را مکمل میکنیم و تابع بصورت NAND-NAND درمیآید.

برای پیاده سازی تابع با تمام NOR اول PO بدست میآوریم سپس خروجی OR و ورودی AND را مکمل میکنیم و تابع بصورت NOR-NOR درمیآید.

در گیت XOR اگر تعداد زوجی متغیر مکمل شوند حاصل عوض نمیشود.

مخاطره سطح یک معمولا در مداره های SOP رخ میدهد.

اگر یک تابع شامل همه PIهایش باشد حتما مخاطره ندارد.

گیت پایه RTL گیت NOR است و گیت پایه DTL گیت NAND است.

بافرهایی که خروجیشان به هم متصل است نباید همزمان بتوانند خروجی دهند.

چیزهایی که باید از کتاب خوانده شود: گیت کامل و انواع کامل بودن(کامل قوی. کامل ضعیف. کامل متممی قوی. کامل متممی ضعیف.) بافر سه حالته. تاخیر انتشار. مخاطره(استاتیک سطح ۰و۱ و داینامیک). رفع هزارد. مدارات RTLو DTL. فلزهای نیمه هادی (MOS. PMOS.NMOS). دیود.